Орион-128, процессор z80 пошагиватель

Настройка z80 с пошагивателем на Орионе

Продаю Орион-128 несколько видов    Платы и комплектующие на ПК Орион-128

ПОШАГОВАЯ ОТЛАДКА УСТРОЙСТВ НА Z 80 Радиолюбитель 5/1992 г стр 7

Описание здесь: https://www.radioman-portal.ru/magazin/radiolubitel/1992/5.php

Z80 пошагиватель для отладки процессора Z80 пошагиватель для отладки процессора

Предлагаемое устройство позволяет осуществлять пошаговую отладку любых схем, собранных на микропроцессоре Z80 (ZX Spectrum, АОН и др.). Подключение к отлаживаемой схеме - всего двумя проводниками. Процесс пошаговой отладки микропроцессорных устройств основан на периоде микропроцессора в состояние ожидания. В этом состоянии процессор сохраняет на всех своих выводах статические сигналы, которые и следует тестировать. Для выполнения любой команды микропроцессору требуется несколько машинных циклов, где каждый цикл состоит из нескольких тактов задающего генератора. Требуемое количество и тактов каждом цикле зависит от типа и длины исполняемой команды. Микропроцессор необходимо останавливать в середине каждого машинного цикла (на каждом 2-м - 3-м такте), когда уже установлены на шинах необходимые сигналы.

Создание различных устройств пошаговой отладки дня схем на основе Z80 сдерживается тем, ч го у него при наличии входа для перевода в состояние ожидания отсутствует выход сигнал, подтверждающего этот перевод. Большинство же схем пошаговой отладки (как раз и использую этот сигнал. В данной схеме (рис.1) в качестве такого сигнала используется сигнал MREQ (запрос памяти) совместно с IORQ (запрос внешнего устройства). Наиболее интересны для пошаговой отладки следующие типы машинных циклов (рис.2) :

1. Выборка команды из памяти. Активны: MI, RD, MREQ.

2. Чтение из памяти. Активны: RD, MREQ.

3. Запись в память. Активны: WR, MREQ

4. Ввод с внешнего устройства. Активны: RD, IORQ.

5. Вывод на внешнее устройство. Активны: WR, IORD.

Выбор сигнала MREQ не случаен. Он акт активизируется в подавляющем большинстве циклов смешав его с сигналом IORQ, мы получим возможность отлаживать циклы обращений к внешним устройствам. Схема построена на трех D-триггерах. Выходным триггером является DD2.1 (управление сигналом ожидания WAIT процессора). Сигнал WAIT следует отключить от остальной схемы, перерезав дорожку. Триггер DD2.2 служит для устранения дребезга контактов кнопки S1 "Шаг". Триггер DD1 .1 подключается через диоды VD1 и VD2 к выходам MREQ и IORQ микропроцессора и служит для фиксации этих сигналом. Рассмотрим работу устройства на примере команды LD А, (adress). Эта команда загружает регистр А микропроцессора информацией, содержащейся в ячейке памяти по адресу, указанному в поле (adress). Команда имеет длину три байта: первый байт - код операции, второй - младший байт адреса операнда, третий - старший байт адреса. Для выполнения этой команды требуется четыре машинных цикла: I. Считывание кода операции - по тактам: 1) выдача на типу адреса, 2) ожидание ответа памяти, 3) считывание кода операции, 4) дешифрирование кода операции;

II. Считывание младшего байта адреса - по тактам: 1) выдача на шину следующего адреса, 2) ожидание ответа памяти, 3) считывание второго байта команды (младший байт адреса);

III. Считывание старшего бай та адреса - по тактам: 1) выдача на шину следующего адреса, 2) ожидание ответа памяти, 3) считывание третьего байта команды (старший байт адреса) ;

IV. Считывание информации, содержащейся в ячейке памяти, в регистр А - по тактам: 1) выдача на шину адреса операнда (считываемого в циклах II и III), 2) ожидание ответа памяти, 3) считывание операнда и его запись в регистр А.

Предположим, что команда LDA, (adress) (код 2АН) записана в ПЗУ по адресу 0000Н. После сброса микропроцессор выставляет на шину адреса код 0000Н и переходит к считыванию ячейки памяти по этому адресу. В это время активизируется сигнал MREQ, который через триггер DD1.1 переключает триггер DD2.1, тем самым обеспечивая на входе WAIT (вывод 24) Z80 состояние логического "О" - запрос на состояние ожидания процессора. Процесс выполнения программы останавливается. В данный момент времени на шине адреса присутствует код 0000Н, на шине данных - код считываемой команды (2АН). Остальные сигналы: Ml - "0", RD - "0", WR - "1", MREQ - "0", IORQ - "1". При нажатии кнопки "Шаг" на вход WAIT поступает логическая "1", разрешая нормальную работу микропроцессора Процессор завершает машинный цикл и переходит к следующему, в котором сигнал MREQ снова переключает триггер DD1.1... Весь процесс повторяется сначала.
 

 

 

 

 

 

Купить платы, наборы микросхем на Орион-128, КР565РУ5В, КР565ру7В, к565ру5г AU, к565ру7г Au в позолоте, куплю микросхемы

 

Полезные и интересные статьи

На предыдущую страницу  На главную страницу  На следующую страницу